META IPコア

アーキテクチャおよび構成

• 32ビットの汎用アーキテクチャ。64ビット拡張およびパラレル処理の為の複数の実行ユニット。
• キャッシュおよびメモリ用に内部64ビット
• 1サイクル毎の命令とオーバーヘッド無しのループ
• 独立した最大４個までのハードウェア・スレッドは、GPPまたはDSPとして設定可能
• システム負荷バランスの為のAMA（Automatic MIPS Allocation）によりQoSをサポート
• 従来プロセッサと比べ、50%以上の性能向上
• メモリ遅延やソフトウェアのコンテキストスイッチによるストールサイクルを回避

デジタル信号処理（DSP）

• 1サイクル当り最大4個の16ビットMAC処理、または最大２個の32ビットMAC処理
• １つの命令で複数データを処理するSIMD（Single Instruction Multiple Data）型のDSP
• 複雑な信号処理の為のVLIW型の命令形態
• モジュロおよびビット反転アドレッシングのサポート
• オプションで4ウェイ・セットアソシアティブのデータ・命令キャッシュをサポート
• MMU（Memory Management Unit）内蔵

インターフェース

• コプロセッサインターフェースとして最大８個のread/write
• 様々なシステムソリューションに対応したコプロセッサが使用可能
• JTAGインターフェースを介した32ビットのデバック・制御バス

きめ細かなパワーマネージメント

• 合成可能なVHDL
• 合成用スクリプト
• テスト環境